Stage - optimisation chaine de traitements d'images fpga f/h

Stage - Optimisation chaine de traitements d'Images FPGA F/H Détail de l'offre Informations générales Entité de rattachement Safran est un groupe international de haute technologie opérant dans les domaines de l'aéronautique (propulsion, équipements et intérieurs), de l'espace et de la défense. Sa mission : contribuer durablement à un monde plus sûr, où le transport aérien devient toujours plus respectueux de l'environnement, plus confortable et plus accessible. Implanté sur tous les continents, le Groupe emploie 100 000 collaborateurs pour un chiffre d'affaires de 27,3 milliards d'euros en 2024, et occupe, seul ou en partenariat, des positions de premier plan mondial ou européen sur ses marchés. Safran est la 2ème entreprise du secteur aéronautique et défense du classement « World's Best Companies 2024 » du magazine TIME. Safran Electronics & Defense propose à ses clients des solutions d'intelligence embarquée leur permettant d'appréhender l'environnement, de réduire la charge mentale et de garantir une trajectoire, même en situation critique, ce dans tous les environnements : sur terre, en mer, dans le ciel ou l'espace. La société met les expertises de ses 13 000 collaborateurs au service de ces trois fonctions : observer, décider et guider, pour les marchés civils et militaires. Parce que nous sommes persuadés que chaque talent compte, nous valorisons et encourageons les candidatures de personnes en situation de handicap pour nos opportunités d'emploi. Référence ERA-26-DT- STA-187417-167166 Description du poste Intitulé du poste Stage - Optimisation chaine de traitements d'Images FPGA F/H Type contrat Stage Durée du contrat 6 mois Statut (CSP) Etudiant Temps de travail Temps complet Parlons de votre future mission Notre cœur de traitement vidéo actuel est basé sur un Zynq ultrascale D'AMD. Nos chaînes de traitement d'image sont de plus en plus conséquentes et nécessitent de plus en plus de ressources et de bande passante DDR. Nous aimerions étudier un nouvel axe d'optimisation de nos chaines afin de réduire la quantité d'informations à traiter. Le stage proposé, se déroulera au sein de l'équipe FPGA de l'unité d'ingénierie électronique optronique. L'étudiant devra prendre en main l'environnement de développement, ainsi que l'architecture FPGA de nos produits optroniques afin d'identifier, proposer, développer et mettre en œuvre des optimisations de nos chaines de traitement d'image. L'étudiant devra éventuellement travailler en collaboration avec les ingénieurs de l'équipe traitement d'image, ayant la charge du développement de nos briques de calculs développées via Matlab SimuLink afin d'adapter ces modules aux propositions d'optimisations identifiées. Mais encore ? (avantages, spécificités, ) Plus précisément le stagiaire suivra un cycle de développement FPGA en plusieurs étapes : - Prise en main de l'environnement de développement FPGA - Compréhension de l'architecture FPGA existante - Analyse et identification d'axes d'optimisations - Développement, simulation et intégration des éléments identifiés - Quantification des gains obtenus Parlons de vous En dernière année d'école d'ingénieur ou Master 2 en formation électronique numérique/FPGA, vous disposez de compétences en développement RTL, en design FPGA/SoC et en simulation QuestaSim. Des compétences en algorithmie et en MATLAB Simulink seraient un plus. Requis : Langage VHDL ou Verilog/SystemVerilog, QuestaSim/ModelSim, langage script (Python ou Batch/Shell ou Matlab), environnement Xilinx Vivado, MATLAB SimuLink Vous êtes autonome, rigoureux(se) et avez le sens de l'initiative. Localisation du poste Localisation du poste Europe, France, Ile de France, VAL D'OISE (95) Ville 21 avenue du Gros Chêne 95610 ERAGNY-SUR-OISE Critères candidat Niveau d'études min. requis BAC5 Niveau d'expérience min. requis Jeune diplômé-e/Première expérience Langues Anglais (Courant)