Votre mission
Au sein d’une équipe de spécialistes, vous interviendrez en tant que designer RTL/Verilog pour un projet à destination d’ASIC.
Vous aurez en charge la conception d’un ou plusieurs blocs, du design RTL en Verilog et éventuellement la réalisation de testbench.
Vous serez donc impliqué(e) dans différentes étapes du cycle en V, mais principalement sur la partie design :
• Analyse de spécifications et standards
• Codage RTL (Verilog)
• Développement sur DSP
• Rédaction et exécution des testbenchs unitaires
• Travail avec l’équipe de vérification pour finalisation
• Rédaction de la documentation technique
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