Vous rejoindrez une petite équipe ASIC structurée autour du responsable de l'implémentation physique, pour prendre en charge une partie des activités back-end sur les IPs FPGA développées en interne.
Votre mission : gérer les activités du post-synthèse jusqu'au GDSII, au niveau IP. Vous produirez des IPs physiques réutilisables, optimisées pour l'intégration client ou le packaging en chiplet. Les enjeux portent autant sur la qualité du flot que sur la robustesse du livrable.
Ce travail s'inscrit dans deux dynamiques complémentaires :
1 - Le développement d'un chiplet FPGA générique,
Destiné à devenir une brique standard. Ce chiplet pourra être interconnecté avec d'autres IPs (CPU, mémoire, GPU...) via un châssis également conçu en interne — avec une vision claire autour de la standardisation UCIE et de la réutilisation industrielle.
2 - Des implémentations clients sur mesure
Où il s'agit de décliner l'IP FPGA selon les contraintes technologiques ou fonctionnelles du projet. Vous alternerez ainsi entre livraisons concrètes et développement produit, dans un équilibre sain entre production et innovation.
Vous interviendrez sur un flot éprouvé autour des outils Synopsys (Design Compiler, ICC2, PrimeTime, StarRC, IC Validator...), avec une possibilité d'utilisation de Calibre (Siemens) selon les besoins. L'équipe fonctionne de manière fluide, avec un fort niveau d'expertise et une culture technique bien ancrée.
Mais surtout, vous travaillerez sur une technologie d'avenir : les architectures en chiplets, l'optimisation IP à l'échelle physique, l'adaptation aux process de fonderie les plus variés... autant de sujets porteurs, au coeur des transitions en cours dans l'industrie du semi-conducteur. L'environnement, à taille humaine, permet une montée en compétence rapide au contact direct d'experts, dans une atmosphère technique exigeante mais bienveillante.
Un poste pour progresser, pour apprendre, et pour construire un savoir-faire solide sur des briques qui comptent.
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