En tant qu'Ingénieur Vérification ASIC, vous jouerez un rôle clé dans la validation des designs numériques complexes. Vous interviendrez dans un environnement sécurisé et conforme aux standards de développement, en utilisant des méthodologies avancées de vérification.
Vos responsabilités :
- Définir et rédiger les plans de vérification
- Développer des environnements de test en SystemVerilog avec UVM
- Créer des stimuli et scénarios de test (PSS, Perspec)
- Réaliser des simulations RTL et netlist
- Analyser les résultats et assurer la couverture fonctionnelle
- Automatiser les tests et scripts en C si nécessaire
- Utiliser des outils de vérification tels que Cadence, Spyglass, JasperGold
- Gérer les configurations avec SVN ou Git
- Respecter le design flow interne et les standards qualité
- Diplôme d'ingénieur ou équivalent en électronique, micro-électronique ou systèmes embarqués
- Minimum 2 ans d'expérience en vérification ASIC
- Maîtrise des langages SystemVerilog, Verilog/VHDL
- Expertise en méthodologies UVM et connaissance des standards PSS
- Connaissance des outils de vérification (Cadence, Spyglass, JasperGold)
- Autonomie, rigueur et capacité à travailler en équipe
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