Stage : ingénieur vérification asic r&d (f/h) (stage)

Eviden regroupe les activités Digital, Cloud, Big Data et Sécurité d'Atos et sera un leader international d'une transformation numérique fiable, durable et basée sur les données. Acteur clé du numérique de prochaine génération et leader mondial du cloud, du calcul avancé et de la sécurité, Eviden fera bénéficier de son expertise l'ensemble des secteurs d'activités, dans plus de 53 pays. L'orchestration de technologies de pointe sur l'ensemble du continuum numérique, combinée à l'expertise de ses 57 000 talents, permet à Eviden d'étendre le potentiel des solutions à la disposition des entreprises et des autorités publiques, contribuant ainsi à façonner leur avenir numérique. Au sein du groupe Atos, le chiffre d'affaires annuel des activités d'Eviden est d'environ 5 milliards d'euros. Le département ASIC d'EVIDEN-BULL œuvre à la réalisation de circuits destinés aux serveurs et aux supercalculateurs conçus et vendus par EVIDEN. Ce marché est en pleine expansion et, en tant que leader européen dans ce domaine, nous nous devons d'être irréprochable dans la qualité de nos produits. Ainsi, les équipes Vérification veillent à la validation et au respect des spécifications en utilisant les outils et les méthodologies les plus avancés.

Ce processus entraîne une perpétuelle amélioration et adaptation de nos modèles de simulation, qui nous amène aujourd'hui à proposer un stage sur la réalisation d'un module de contournement PCIe, adapté au formalisme/API d'une VIP PCIe commerciale. Ainsi, au sein de notre équipe Vérification des Clayes-sous-bois, vous utiliserez le langage System Verilog et la méthodologie UVM afin de mettre en place un système de contournement PCIe complexes dont nos futurs environnements bénéficieront. Vous travaillerez en étroite collaboration avec les équipes de conception qui vous permettront d'acquérir, d'une part, une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM et d'autre part, d'obtenir une vision globale d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design logique.


Vos missions

* Etude bibliographique et prise de connaissance des protocoles et IP ;
* Etude de la méthodologie SystemVerilog UVM ;
* Mise en place de l'environment extraction/visualisation de transaction protocol BXI Portals sur un ASIC réel utilisé comme exemple.


Votre profil

* Vous êtes en cours d'obtention de votre Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro‑électronique/conception de circuits intégrés/logiciel embarqué ;
* Vous parlez couramment anglais, ce qui vous permettra d'intervenir dans un environnement international ;
* Vous êtes motivé et autonome et aimez travailler en équipe ;
* Vous faites preuve de curiosité, d'autonomie et d'une capacité à finaliser un projet.

Durée du stage de fin d'étude : 6 mois à compter de Mars 2026


Pourquoi nous rejoindre

* Une ambiance de travail et des locaux pour vous épanouir : salle de sport, un restaurant d'entreprise ;
* Des événements en interne dans l'équipe ;
* Télétravail à 60 %.

Sous réserve d'une motivation certaine par le candidat.e, une possibilité d'embauche en CDI pourra être proposée.
Rejoignez-nous ! Stage basé aux Clayes-sous-bois.

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