Caractérisation électrique et matériau approfondie d'espaceurs à faible constante diélectrique // in-depth electrical and material characterization of low-k spacer

Topic description

Dans le cadre de l'European Chip Act, le CEA-Leti s'engage à façonner l'avenir de l'électronique en développant une nouvelle génération de transistors grâce à l'architecture FDSOI. Nous recherchons un(e) thésard(e) motivé(e) pour nous aider à relever des défis passionnants liés aux performances avancées de ces transistors. Vous aurez l'opportunité de participer à un projet de pointe axé sur le développement de matériaux innovants, avec l'ambition de créer une technologie de premier plan en matière d'efficacité énergétique.
Alors que nous repoussons les limites des transistors planaires à 10 nm et 7 nm, nous faisons face à d'importants défis physiques, en particulier la réduction des éléments parasites tels que la capacitance et la résistance d'accès, qui sont essentiels pour minimiser les pertes d'énergie et optimiser les performances. Le matériau isolant utilisé pour les espaceurs jouent ici un rôle clé sur ces performances et de nombreux candidats ont été proposés pour remplacer les solutions conventionnelles avec de plus faibles permittivités (SiN, SiCO, SiCON, SiCBN). Néanmoins leur intégration introduit également des défauts inhérents entrainant la capture de charges ou la présence d'états d'interface indésirables qui nuisent à la performance finale des transistors.
L'objectif de cette thèse est de mener une enquête approfondie et une caractérisation électrique (CV, IV, BTI, HCI, etc.) du matériaux d’espaceur (interface, volume), en fournissant une analyse détaillée des performances du transistor et de ses mécanismes sous-jacents. Une caractérisation innovante par mesure de stress CV ultra-rapide sur des échantillons diélectriques sera également réalisée et la corrélation entre la performance de piégeage et les paramètres de dépôt utilisés dans leur fabrication sera établie. De plus, le candidat collaborera étroitement avec des experts pour contribuer au développement du dépôt couches minces et à la caractérisation de nouveaux matériaux par analyse de surface et caractérisation des films minces (ellipsométrie, FTIR, XRR, XPS, etc.).
Tout au long de la thèse, vous acquerrez un large éventail de connaissances, couvrant les matériaux et processus de la microélectronique, la conception intégrée analogique, tout en relevant le défi unique de la technologie FDSOI avancée à 7-10 nm. Vous collaborerez avec des équipes pluridisciplinaires pour développer une compréhension approfondie des dispositifs FDSOI et analyserez les mesures existantes. Vous ferez également partie d'un laboratoire multidisciplinaire, travaillant aux côtés d'une équipe composée de plusieurs chercheurs permanents, explorant un large éventail d'applications de recherche.
Ce thèse offre l'opportunité unique de participer à un des projet phare et ambitieux du CEA-LETI. Si vous êtes curieux et avide de relever des défis, cette opportunité est faite pour vous !
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As part of the European Chip Act, CEA-Leti is pioneering a new generation of transistors using FDSOI architecture. Our goal is to deliver advanced performance with a strong emphasis on materials and energy efficiency. As we push the limits of planar transistors at 10 nm and 7 nm, we face significant physical challenges, particularly in reducing parasitic elements like capacitance and access resistance, which are critical for minimizing energy loss and optimizing performance. We are eager to tackle these challenges together.
We are excited to offer a unique PhD opportunity for motivated students interested in the field of semiconductor device engineering. Join our team to work on the incorporation and characterization of low-k spacer for advanced 7-10nm FDSOI Technology. This PhD offers the chance to work on a groundbreaking project. If you're curious, innovative, and eager for a challenge, this opportunity is perfect for you!
The impact of the dielectric spacer nature has relevant effects on the overall transistor performances, specifically in non-fully overlapped configuration. The dielectric spacer integration, optimization and engineering remains a challenge and becomes crucial to address technology advancement and scaling down demand. Numerous spacer candidates (SiN, SiCO, SiCON, SiCBN) have been introduced and identified as promising solutions, however, they frequently suffer from inherent defects and adverse electrical characteristics, such as charge trapping and presence of undesired interface states, which hinder their and the overall transistors performance.
Within this framework, the objective of this PhD is to conduct a comprehensive investigation and electrical characterization (CV,IV, BTI, HCI…) of the material spacer (interface, volume), providing an in-depth analysis of transistor performance and its underlying mechanisms. Innovative ultrafast CV stress-measurement characterization on dielectric samples will be also carried out and the correlation between trapping performance and the deposition parameters used in their fabrication will be established. Additionally, the candidate will collaborate closely with experts to contribute to the thin film deposition and characterization of new materials through surface analyses and thin-film characterizations (ellipsometry, FTIR, XRR, XPS…)
Throughout this journey, you will gain a broad spectrum of knowledge, spanning microelectronics materials and processes, analog integrated design, all while addressing the unique challenge of advance 7-10 nm FDSOI technology. You'll collaborate with multidisciplinary teams to develop a deep understanding of FDSOI devices and analyze existing and new measurements. You'll also be part of an integrated multidisciplinary lab, working alongside a team composed of several permanent researchers, exploring a wide range of research applications.
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département des Plateformes Technologiques (LETI)
Service : Service des procédés de Dépôts
Laboratoire : Laboratoire
Date de début souhaitée : 01-10-
Ecole doctorale : Ingénierie - Matériaux - Environnement - Energétique - Procédés - Production (IMEP2)
Directeur de thèse : JOUSSEAUME Vincent
Organisme : CEA
Laboratoire : DRT/DPFT

Funding category

Public/private mixed funding

Funding further details