Topic description
Les mémoires ferroélectriques de type FeRAM 1T-1C à base de HZO ont le potentiel pour remplacer les derniers niveaux de Cache. Le CEA-Leti est à l’état de l’art dans le domaine au nœud 22nm [1], avec des bitcells 1T-1C déjà plus denses que celle de la SRAM. Dans cette approche le transistor de sélection (1T) est un transistor front-end et la capacité ferroélectrique tridimensionnelle (1C) est intégrée en back-end.Il a été montré par Micron [2] que l’utilisation d’un transistor back-end tridimensionnel en silicium polycristallin permettait 1/ de densifier la bitcell, 2/ d’empiler plusieurs niveaux de FeRAM et 3/ d’utiliser le CMOS sous les matrices pour la logique de contrôle (CMOS Under Array - CuA).
L’objet de cette thèse est d’évaluer d’autres types de sélecteurs, en particulier des FET à canal oxyde semiconducteur amorphe (AOSFET) verticaux intégrés en back-end, pour les nouvelles génération de mémoires FeRAM. Les caractéristiques de ces transistors back-end [3] (faible Ioff, faible Ion, faible Vth) devraient offrir des avantages significatifs pour le fonctionnement des matrices mémoires FeRAM à très basses tensions (< 1V) tout en permettant d’intégrer des bitcells 1T-1C très denses entièrement en back-end.
La thèse sera principalement orientée DTCO (Design Technology Co-Optimization) afin de proposer des bitcells denses utilisant des schémas d’intégration réalistes. Elle pourra également s’appuyer sur les résultats expérimentaux récents obtenus au CEA tant sur les AOSFET que sur les Capas Ferroélectriques 3D [1] en vue de premières démonstrations silicium.
[1] S. Martin et al., IEDM ; [2] N. Ramaswamy et al., IEDM ; [3] S. Deng et al., VLSI
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Ferroelectric memories of the FeRAM 1T-1C type based on HZO have the potential to replace the last levels of Cache. CEA-Leti is at the state of the art in this field at the 22nm node [1], with 1T-1C bitcells already denser than those of SRAM. In this approach, the selection transistor (1T) is a front-end transistor, and the three-dimensional ferroelectric capacitor (1C) is integrated in the back-end.
It has been shown by Micron [2] that the use of a three-dimensional back-end transistor made of polycrystalline silicon allows 1/ to densify the bitcell, 2/ to stack several levels of FeRAM, and 3/ to use the CMOS under the arrays for control logic (CMOS Under Array - CuA).
The objective of this thesis is to evaluate other types of selectors, in particular vertical amorphous oxide semiconductor field-effect transistors (AOSFETs) integrated in the back-end, for the new generations of FeRAM memories. The characteristics of these back-end transistors [3] (low Ioff, low Ion, low Vth) should offer significant advantages for the operation of FeRAM memory arrays at very low voltages (< 1V) while allowing the integration of very dense 1T-1C bitcells entirely in the back-end.
The thesis will primarily be oriented towards DTCO (Design Technology Co-Optimization) to propose dense bitcells using realistic integration schemes. It will also be able to rely on recent experimental results obtained at CEA, both on AOSFETs and on 3D ferroelectric capacitors [1], with a view to first silicon demonstrations.
[1] S. Martin et al., IEDM ; [2] N. Ramaswamy et al., IEDM ; [3] S. Deng et al., VLSI
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Composants Silicium (LETI)
Service : Service des Composants pour le Calcul et la Connectivité
Laboratoire : Laboratoire de Composants Mémoires
Date de début souhaitée : 01-10-
Ecole doctorale : Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Directeur de thèse : GRENOUILLET Laurent
Organisme : CEA
Laboratoire : DRT/DCOS//LDMC
Funding category
Public/private mixed funding
Funding further details
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