Génération assistée par llm de modèles matériels fonctionnels et formels // llm-assisted generation of functional and formal hardware models

Topic description

Les systèmes matériels modernes, comme les processeurs RISC-V ou les accélérateurs matériels, reposent sur des simulateurs fonctionnels et des modèles de vérification formelle pour garantir leur bon fonctionnement, leur fiabilité et leur sécurité. Aujourd’hui, ces modèles sont majoritairement développés manuellement à partir des spécifications, ce qui demande beaucoup de temps et devient de plus en plus complexe à mesure que les architectures évoluent.

Cette thèse propose d’explorer l’utilisation des grands modèles de langage (LLMs) pour automatiser la génération de modèles matériels fonctionnels et formels à partir de spécifications de conception. Le travail consistera à concevoir une méthodologie permettant de produire des modèles exécutables (par exemple des simulateurs) et des modèles formels cohérents, tout en augmentant la confiance dans leur correction. Pour cela, la thèse s’appuiera sur des boucles de retour issues des outils de simulation et de vérification formelle, combinées à des techniques d’apprentissage par renforcement.

Les résultats attendus sont une réduction significative de l’effort de modélisation manuelle, une meilleure cohérence entre les différents modèles, et une validation de l’approche sur des cas d’étude réalistes, notamment autour des architectures RISC-V et des accélérateurs matériels.
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Modern hardware systems, such as RISC-V processors and hardware accelerators, rely on functional simulators and formal verification models to ensure correct, reliable, and secure operation. Today, these models are mostly developed manually from design specifications, which is time-consuming and increasingly difficult as hardware architectures become more complex.

This PhD proposes to explore how Large Language Models (LLMs) can be used to assist the automatic generation of functional and formal hardware models from design specifications. The work will focus on defining a methodology that produces consistent and executable models while increasing confidence in their correctness. To achieve this, the approach will combine LLM-based generation with feedback from simulation and formal verification tools, possibly using reinforcement learning to refine the generation process.

The expected outcomes include a significant reduction in manual modeling effort, improved consistency between functional and formal models, and experimental validation on realistic hardware case studies, particularly RISC-V architectures and hardware accelerators.
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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN
Laboratoire : Laboratoire Environnement de Conception et Architecture
Date de début souhaitée : 01-10-
Directeur de thèse : ASAVOAE Mihail
Organisme : CEA
Laboratoire : DRT/DSCIN/DSCIN/LECA

Funding category

Public/private mixed funding

Funding further details