Cifre - développement d'architectures 3d de produits mémoires à stockage de charges embarquées f/h

CIFRE - Développement d'architectures 3D de produits mémoires à stockage de charges embarquées F/H, Rousset

Développement de nouvelles architectures 3D permettant le gain en surface des parties analogues pour des produits mémoires embarquées à stockage de charges.

La complexité des systèmes dans les applications grand public s’accroit et exige de revisiter l’intégration des composants dans les circuits. De nouvelles solutions offrant plus de compacité et de performance doivent être recherchées, avec un coût de fabrication qui doit rester faible.

La diminution de la taille des composants périphériques, tels que les transistors haute tension (HV), reste compliquée, même s'il est possible de réduire la taille du point mémoire. L'approche « more Moore » conduit, dans le cas des transistors HV, à une chute drastique de la tension de claquage ou à une forte augmentation du courant de fuite statique. Pour éviter ces problèmes, il est nécessaire d'explorer de nouvelles architectures de transistors HV.

L’intégration de nouvelles solutions architecturales vise à faire évoluer les technologies vers la fabrication de produits toujours plus compétitifs. Des premières études ont montré la viabilité de l’intégration de transistors compactes (dits à grille verticale) pour des technologies mémoires de types microcontrôleurs. Ces nouveaux composants analogiques ont été intégrés avec succès, permettant d’obtenir les points mémoires les plus avancés du moment.

Ainsi, l’étude menée dans le cadre de cette thèse consistera à développer de nouvelles architectures utilisées dans un environnement mémoire non volatile embarquée (e-NVM). L’objectif étant l’amélioration des paramètres électriques critiques tels que le courant de fuite (IOFF) et la tension de claquage (BV), sans augmentation de la surface totale.

Dans ce contexte, les avantages apportés par l’intégration 3D à faible coût seront étudiés. Deux solutions complémentaires feront notamment l’objet de travaux de recherches :

1. Une solution compacte dite passive, consistant en une nouvelle isolation verticale visant à augmenter localement la résistance électrique des zones implantées.
2. Une solution compacte dite active (avec grille verticale), impliquant de nouvelles architectures de transistors N et P MOS avec des sources planaires ou enterrées [LOCA20].

La simulation TCAD (Technology Computer Aided Design) sera utilisée pour prédire le comportement des solutions envisagées afin de définir les essais à réaliser dans l’unité de fabrication sur des substrats de silicium en 200 mm à Rousset. Des caractérisations physiques et électriques fines seront également effectuées pour identifier et optimiser les zones faibles des architectures.

L’ensemble de ces solutions aura pour objectif commun de permettre des gains significatifs en surface. Bien entendu, les solutions n’ayant aucun impact sur le fonctionnement des autres dispositifs seront privilégiées pour leur intégration sur les nouvelles plateformes.

1. De formation Bac +5 en physique des semiconducteurs ou microélectronique.
2. Rigoureux.se, dynamique, autonome.
3. Maîtrise des étapes de procédés de fabrication de la microélectronique.
4. Bon niveau en anglais.

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