Vous prenez part à des projets passionnants en design d'ASIC pour un domaine d'application Wireless. Vous aurez en charge la conception d'un ou plusieurs blocs et/ou du top, le design RTL en Verilog. Les principaux objectifs du poste sont : - Participer à la définition des spécifications et de l'architecture - Descriptions des modules - Implémentation de la description RTL de ces blocs. - Codage RTL (Verilog de préférence) - Rédaction et exécution de Testbenchs unitaires. - Intégration - Construction et exécution du plan de vérification en collaboration avec l'équipe Vérification. - Suivi du développement. Convention collective Métallurgie, RTT, Prime intéressement, Prime Participation, Tickets restaurant, CSE, mutuelle familiale, frais de déplacement
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