Responsabilités clés - Développer, mettre à jour et maintenir des modules RTL à partir de spécifications fonctionnelles et micro-architecturales. - Rédiger du code Verilog/SystemVerilog fiable, optimisé et conforme aux bonnes pratiques. - Concevoir et implémenter des testbenches complexes ; participer ou conduire la vérification fonctionnelle. - Collaborer étroitement avec les équipes architecture et algorithmie pour analyser les contraintes, effectuer des trade-offs et affiner la micro-architecture. - Réaliser les étapes du flow ASIC : synthèse logique, analyse timing, estimation/optimisation de puissance via outils EDA (DC, PrimePower). - Analyser les rapports (timing, area, power, utilisation FPGA), identifier les points critiques et proposer des optimisations. - Supporter l'intégration et la validation FPGA : debug, optimisation et suivi des implémentations. - Produire la documentation technique (micro-architecture, interfaces, verification plans, guides d'intégration).
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