Offer description
L'objectif du projet est de réaliser le portage d'un ASIC d'une technolgie de fabrication vers une autre. Pour ce faire un redesign de l'ASIC est nécessaire.
Les principaux objectifs du poste sont :
1. Définition et spécification et de l'architectures de l’ASIC (Fonctionnelle et Testabilité)
2. Description des modules à réaliser,
3. Implémentation RTL (Verilog) de ces blocs
4. Vérification Virtuelle unitaire des module
5. Intégration Top Level
6. Design du circuit jusqu’au GDSII (Synthèse, STA, P&R, Equivalence & Rules Checking, Génération de Paterns (ATPG))
Required profile
7. Expérience sur la conception d'ASICs digitaux ou de FPGA
8. Compétences en Codage Verilog et/ou VHDL et/ou System Verilog
9. Connaissances Front End & Back End
10. Connaisances en Conception d'IP et intégration Top Level
11. Vérification virtuelle de modules
12. Design for Test (DFT), implementation, simulation, debug des patterns ATPG
Nous recherchons des ingénieur·e·s motivé·e·s par les défis techniques et souhaitant continuer leur montée en compétences sur les métiers de la microélectronique. Si vous voulez rejoindre une équipe de passionnés dans laquelle vous pourrez progresser techniquement, n'hésitez pas à candidater !
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