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Ingénieur fpga/uvm - h/f

Lyon
Elsys Design
Publiée le 7 novembre
Description de l'offre

Dans le cadre de projets de conception d’envergure basés sur des architectures ASIC type SoC, nous recherchons un ou plusieurs Ingénieurs en microélectronique numérique pour intervenir sur le design et la vérification fonctionnelle de circuits intégrés complexes.

Vous intégrerez notre pôle microélectronique lyonnais et participerez à des projets variés dans les domaines de l’automotive, des supercalculateurs, de l’IoT ou de la Défense.


Vos missions principales :

* Participer à la conception et à la définition des spécifications des circuits intégrés.
* Contribuer à la définition d’architectures et au partitionnement des fonctions entre logique programmable et microcontrôleur pour une performance optimale.
* Réaliser la description RTL des modules (VHDL, Verilog, SystemVerilog).
* Développer et exécuter les tests unitaires et les bancs de test associés.
* Mettre en place et exploiter un environnement de vérification UVM (SystemVerilog) :
* Développement de testbenches orientés objets,
* Création de séquences, agents, drivers, monitors et scoreboards,
* Mise en œuvre de la couverture fonctionnelle et des assertions (SVA),
* Analyse des résultats et suivi de la couverture.
* Participer à l’intégration système et à la validation des blocs au niveau top-level.
* Collaborer étroitement avec les équipes design, validation et software dans un contexte Agile ou Cycle en V.
* Rédiger la documentation technique et assurer un reporting régulier sur l’avancement des travaux.


Profil recherché

Diplômé d’une école d’ingénieurs ou d’un master en électronique, informatique ou domaine connexe, vous justifiez d’une première expérience (ou d’un fort intérêt) dans la conception numérique et/ou la vérification fonctionnelle UVM.


Compétences techniques souhaitées :

* Maîtrise du flot de développement ASIC/SoC.
* Solide connaissance des langages de description RTL : VHDL, Verilog, SystemVerilog.
* Expérience en vérification fonctionnelle avec UVM et SystemVerilog.
* Pratique des outils de conception et de vérification (Synopsys, Cadence, Mentor/Siemens, Vivado, Quartus).
* Familiarité avec la gestion de configuration (Git, SVN, ClearCase).
* Bonne compréhension du cycle en V et des approches Agile.
* Anglais technique lu, écrit et parlé.


Qualités attendues :

* Rigueur et méthode dans l’exécution.
* Capacité d’analyse et d’apprentissage rapide.
* Esprit d’équipe et sens du service.
* Excellentes qualités de communication et de collaboration multi-métiers.

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