Design verification engineer h/f

Contexte

Arteris permet aux équipes d'ingénierie et de conception des entreprises les plus innovantes au monde de connecter et d'intégrer les systèmes sur puce (SoC) nécessaires aux transformations à venir.

Si vous avez tenu un smartphone, conduit une voiture électronique ou allumé une télévision intelligente, vous avez déjà été en contact avec ce que nous faisons chez Arteris. Ici, l'avenir est littéralement entre vos mains – et quand ce n'est pas le cas, il y a de fortes chances qu'il soit dans un drone qui vous survole, un satellite ou dans le « cloud » d'un centre de données !

Nous recherchons un·e Design Verification Engineer pour rejoindre nos équipes et travailler sur les flux d’assemblage de SoC et de HSI les plus avancés. Vous aurez un impact direct sur l’environnement de développement, l’architecture, la vérification et tout ce qui se trouve entre les deux.


Responsabilités / Responsibilities

* Définir, documenter, développer et exécuter des tests de vérification basés sur simulation pour l’outil Register Bank Compiler d’Arteris, compatibles avec les simulateurs RTL (Cadence, Synopsys, Siemens).
* Définir, documenter, développer et exécuter des tests de validation en Python pour qualifier les livrables associés à l’outil Register (IP-XACT, fichiers C Header, documentation).
* Maintenir et améliorer les tests dans le flux d’intégration continue, affiner les métriques et accroître l’automatisation.
* Contribuer à l’amélioration des processus, méthodologies et indicateurs de performance.
* Utiliser des outils modernes de documentation, spécification et suivi de projets (Confluence, Jira).
* Collaborer avec les développeur·euses pour identifier les besoins de tests propres à l’EDA.
* Participer aux revues de code et aux tests unitaires avec les autres développeur·euses pour assurer la qualité du code.
* Define, document, develop, and execute simulation-based verification tests for Arteris’ Register Bank Compiler tool, compatible with major RTL simulators (Cadence, Synopsys, Siemens).
* Define, document, develop, and execute Python-based validation tests for qualifying Register tool collateral (IP-XACT, C Header files, Documentation).
* Maintain and enhance tests in the continuous integration flow, refine metrics, and increase automation.
* Contribute to improving processes, methodologies, and metrics.
* Use modern tools for documentation, specification, task, and project tracking (Confluence, Jira).
* Collaborate with developers to identify EDA-specific testing needs and scenarios.
* Participate in code reviews and unit testing to ensure code quality.


Profil recherché / Requirements

* 7+ années d’expérience en tant qu’ingénieur·e de vérification RTL.
* Solide expertise du framework UVM.
* Connaissance des langages RTL (VHDL, Verilog, SystemVerilog).
* Maîtrise de Python.
* Connaissance de la norme IP-XACT, de C-HAL et des outils d’équivalence appréciée.
* Excellentes compétences en communication écrite et orale en anglais.
* Curiosité, autonomie, rigueur, sens du résultat et engagement qualité.
* 7+ years of experience as an RTL verification engineer.
* Strong expertise in the UVM framework.
* Knowledge of RTL design languages (VHDL, Verilog, SystemVerilog).
* Proficiency in Python scripting.
* Knowledge of IP-XACT, C-HAL, and equivalence checking tools is a plus.
* Strong written and verbal English communication skills.
* Curious, autonomous, rigorous, delivery-oriented, with a commitment to quality.


Formation / Education

* Diplôme d’ingénieur ou équivalent (informatique, électronique, ou domaine associé).
* Engineering degree or equivalent (computer science, electronics, or related field).


Langues / Languages

* Anglais courant obligatoire.
* Français apprécié.
* Fluent English required.
* French proficiency is a plus.


Rémunération / Salary

* Entre 60 et 75 k€ brut/an, selon expérience.
* €60K–75K per year, depending on experience.


À propos d’Arteris / About Arteris

Arteris est un leader mondial de l’IP système pour l’accélération du développement de SoC. Ses technologies NoC (Network-on-Chip) et d’automatisation de l’intégration améliorent les performances, réduisent la consommation énergétique et accélèrent la mise sur le marché.

Avec plus de 250 collaborateur·rices dans le monde et un siège en Silicon Valley, Arteris est un catalyseur de l’innovation SoC pour les startups comme pour les leaders mondiaux de la tech.

Learn more: www.arteris.com

* Arteris enables engineering and design teams at the world’s most transformative companies to connect and integrate today’s system-on-chips (SoCs) that fuel modern innovation.
* If you’ve held a smartphone, driven an electronic car, or powered up a smart TV, you’ve already come in contact with what we do at Arteris. Here, the future is quite literally in your hands—and when it isn’t, chances are it is flying overhead in a drone, a satellite, or in the cloud at a datacenter!
* We are looking for a Design Verification Engineer to join our teams and work on the most advanced SoC assembly and HSI flows. In this role, you will directly influence the development environment, the architecture, the verification, and everything in-between.
* Responsibilities / Responsibilities (English): Define, document, develop, and execute simulation-based verification tests for Arteris’ Register Bank Compiler tool, compatible with major RTL simulators (Cadence, Synopsys, Siemens).
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